Описание:
Участие в разработке RTL-модели и отладке FPGA-прототипов микропроцессоров.
Необходимые навыки и опыт:
- хорошее знание языков Verilog и SystemVerilog
- владение навыками RTL-симуляции аппаратуры в САПР
- опыт работы с САПР Quartus для работы с FPGA
- базовые знания об устройстве микропроцессоров
- умение работать в среде Linux
Условия:
• оформление в соответствии с ТК РФ.
• оплата труда по результатам собеседования, испытательный срок – 3 месяца
• возможность профессионального и карьерного роста.
• добровольное медицинское страхование.
• гибкий рабочий график.
• возможность частично-удалённой работы.
• возможность написания научных статей по теме работы.
• офис – 1 минута от м. Беляево.